Основополагающий учебник, в котором рассмотрены все направления современной цифровой электроники. Особое внимание уделено программируемым логическим интегральным схемам (ПЛИС). Предназначен для студентов, аспирантов и преподавателей вузов, разработчиков аппаратуры.
Название: Проектирование цифровых устройств. Том II Автор: Дж. Уэйкерли Издательство: Постмаркет Год: 2002 ISBN: 5-901095-12-X Качество: Отличное Серия или Выпуск: Библиотека современной электроники
Содержание:
Глава 6. Примеры проектирования комбинационных схем 6.1. Примеры проектирования на основе стандартных блоков 6.1.1. Устройство быстрого сдвига 6.1.2. Простой шифратор аля получения чисел с плавающей точкой 6.1.3. Двойной приоритетный шифратор 6.1.4. Расширение компараторов 6.1.5. Компаратор с управляемым режимом работы 6.2. Примеры проектирования схем с использованием языка ABEL и их реализация в ПЛУ 6.2.1. Устройство быстрого сдвига 6.2.2. Простой шифратор для получения чисел с плавающей точкой 6.2.3. Двойной приоритетный шифратор 6.2.4. Расширение компараторов 6.2.5. Компаратор с управляемым режимом работы 6.2.6. Счетчик числа единиц 6.2.7. Игра в крестики и нолики 6.3. Примеры проектирования с использованием языка VHDL 6.3.1. Устройство быстрого сдвига 6.3.2. Простой шифратор для получения чисел с плавающей точкой 6.3.3. Двойной приоритетный шифратор 6.3.4. Расширение компараторов 6.3.5. Компаратор с управляемым режимом работы 6.3.6. Счетчик числа единиц 6.3.7. Игра в крестики и нолики Задачи Глава 7. Принципы проектирования последовательностных логических схем 7.1. Элементы с двумя устойчивыми состояниями 7.1.1. Цифровой подход 7.1.2. Аналоговый подход 7.1.3. Неустойчивое равновесие 7.2. Защелки и триггеры 7.2.1. SR-защелка 7.2.2. SR-защелка 7.2.3. SR-защелка с входом разрешения 7.2.4. D-защелка 7.2.5. D-триггер, переключающийся по фронту 7.2.6. Переключающийся по фронту D-триггер с входом разрешения 7.2.7. Тестируемый триггер 7.2.8. Двухтактный SR-триггер 7.2.9. Двухтактный JK-триггер 7.2.10. JK-триггер, переключающийся по фронту 7.2.11. Т-триггер 7.3. Анализ тактируемых синхронных конечных автоматов 7.3.1. Структура конечного автомата 7.3.2. Выходная логика 7.3.3. Характеристические уравнения 7.3.4. Анализ конечных автоматов с D-триггерами 7.3.5. Анализ конечных автоматов на JK-триггерах 7.4. Проектирование тактируемых синхронных конечных автоматов 7.4.1. Пример составления таблицы состояний 7.4.2. Минимизация числа состояний 7.4.3. Кодирование состояний 7.4.4. Синтез с использованием D-триггеров 7.4.5. Синтез с использованием JK-триггеров 7.4.6. Дальнейшие примеры проектирования на основе D-триггеров 7.5. Проектирование конечных автоматов с помощью диаграмм состояний 7.6. Синтез конечных автоматов на основе списка переходов 7.6.1. Уравнения переходов 7.6.2. Уравнения возбуждения 7.6.3. Варианты схем 7.6.4. Реализация конечного автомата 7.7. Другой пример проектирования конечного автомата 7.7.1. Игра на угадывание 7.7.2. Неиспользуемые состояния 7.7.3. Кодирование состояний выходными комбинациями 7.7.4. Кодирование «безразличных» состояний 7.8. Разбиение конечных автоматов на блоки 7.9. Последовательностью схемы с обратной связью 7.9.1. Анализ 7.9.2. Анализ схем с несколькими цепями обратной связи 7.9.3. Гонки 7.9.4. Таблицы состояний и таблицы потока 7.9.5. Анализ работы D-триггера в КМОП-исполнении 7.10. Проектирование последовательностных схем с обратной связью 7.10.1. Защелки 7.10.2. Составление таблицы потока для схемы классического образца 7.10.3. Минимизация таблицы потока 7.10.4. Кодирование состояний, гарантирующее отсутствие гонок 7.10.5. Уравнения возбуждения 7.10.6. Существенные источники опасности 7.10.7. Краткие выводы 7.11. Особенности проектирования последовательностных схем на языке ABEL 7.11.1. Регистровые выходы 7.11.2. Диаграммы состояний 7.11.3. Внешняя память состояния 7.11.4. Задание выходных сигналов автомата Мура 7.11.5. Задание сигналов на выходах типа Мили и на конвейерных выходах с помощью оператора with 7.11.6. Проверочные векторы 7.12. Особенности проектирования последовательностных схем на языке VHDL 7.12.1. Последовательностные схемы с обратной связью 7.12.2. Тактируемые схемы Обзор литературы Упражнения Задачи Глава 8. Практическая разработка схем последовательностной логики 8.1. Стандарты документации на последовательностные схемы 8.1.1. Общие требования 8.1.2. Условные обозначения 8.1.3. Описание конечных автоматов 8.1.4. Временные диаграммы и временные параметры 8.2. Защелки и триггеры 8.2.1. Защелки и триггеры в ИС малой степени интеграции 8.2.2. Защита от дребезга при переключении 8.2.3. Простейшая схема защиты от дребезга 8.2.4. Шинный фиксатор уровня 8.2.5. Многоразрядные регистры и защелки 8.2.6. Описание регистров и защелок на языке ABEL и их реализация в ПЛУ 8.2.7. Описание регистров и защелок на языке VHDL 8.3. Последовательностью ПЛУ 8.3.1. Биполярные последовательностные ПЛУ 8.3.2. Последовательностные устройства типа GAL 8.3.3. Временные характеристики ПЛУ 8.4. Счетчики 8.4.1. Счетчики с последовательным переносом 8.4.2. Синхронные счетчики 8.4.3. Счетчики в ИС средней степени интеграции и их применение 8.4.4. Декодирование состояний двоичного счетчика 8.4.5. Описание счетчиков на языке ABEL и их реализация в ПЛУ 8.4.6. Описание счетчиков на языке VHDL 8.5. Регистры сдвига 8.5.1. Структура регистра сдвига 8.5.2. Регистры сдвига в ИС средней степени интеграции 8.5.3. Самое распространенное в мире применение регистров сдвига 8.5.4 Последовательно-параллельное преобразование 8.5.5. Счетчики на регистрах сдвига 8.5.6. Кольцевые счетчики 8.5.7. Счетчики Джонсона 8.5.8. Счетчики на регистрах сдвига с линейной обратной связью 8.5.9. Описание регистров сдвига на языке ABEL и их реализация в ПЛУ 8.5.10. Описание регистров сдвига на языке VHDL 8.6. Итерационные и последовательностные схемы 8.7. Методология синхронного проектирования 8.7.1. Структура синхронной системы 8.7.2. Пример построения синхронной системы 8.8. Трудности синхронного проектирования 8.8.1. Разброс задержек тактового сигнала 8.8.2. Стробирование тактового сигнала 8.8.3. Асинхронные входы 8.9. Сбой в работе синхронизирующего устройства и метастабильность 8.9.1. Сбой в работе синхронизирующего устройства 8.9.2. Время выхода из метастабильности 8.9.3. Разработка надежного синхронизирующего устройства 8.9.4. Анализ времени пребывания в состоянии метастабильности 8.9.5. Более совершенные синхронизирующие устройства 8.9.6. Другие схемы синхронизирующих устройств 8.9.7. Триггеры с защитой от метастабильности 8.9.8. Синхронизация при высокоскоростной передаче данных Обзор литературы Упражнения Задачи Глава 9. Примеры проектирования последовательностных схем 9.1. Примеры проектирования на языке ABEL 9.1.1. Временные характеристики и компоновка конечных автоматов на основе ПЛУ 9.1.2. Несколько простых автоматов 9.1.3 Задние огни автомобиля марки Ford Thunderbird 9.1.4. Игра на угадывание 9.1.5. Построим заново контроллер светофора! 9.2. Примеры проектирования на языке VHDL 9.2.1. Несколько простых автоматов 9.2.2. Задние огни автомобиля марки Ford Thunderbird 9.2.3. Игра на угадывание 9.2.4. Продолжение работы над контроллерами светофоров Задачи Глава 10. Память и микросхемы типа CPLD и FPGA 10.1. Постоянные запоминающие устройства 10.1.1. Применение ПЗУ для реализации «произвольных» комбинационных логических функций 10.1.2. Внутренняя структура ПЗУ 10.1.3. Двумерное декодирование 10.1.4. Изготовляемые серийно постоянные запоминающие устройства 10.1.5. Входы управления и временные параметры ПЗУ 10.1.6. Применения ПЗУ 10.2. Оперативные запоминающие устройства 10.3. Статические оперативные запоминающие устройства 10.3.1. Входы и выходы статического ОЗУ 10.3.2. Внутренняя структура статического ОЗУ 10.3.3. Временные параметры статического ОЗУ 10.3.4. Стандартные статические ОЗУ 10.3.5. Синхронные статические ОЗУ 10.4. Динамические оперативные запоминающие устройства 10.4.1. Структура динамического ОЗУ 10.4.2. Временные параметры динамического ОЗУ 10.4.3. Синхронные динамические ОЗУ 10.5. Интегральные схемы типа CPLD 10.5.1. Семейство ИС ХС9500 фирмы Xilinx 10.5.2. Архитектура функционального блока 10.5.3. Архитектура блока ввода/вывода 10.5.4. Переключающая матрица 10.6. Интегральные схемы типа FPGA 10.6.1. Семейство ИС типа FPGA XC4000 фирмы Xilinx 10.6.2. Перестраиваемый логический блок 10.6.3. Блок ввода/вывода 10.6.4. Программируемые соединения Обзор литературы Упражнения Задачи Глава 11. Практические дополнения 11.1. Средства автоматизированного проектирования 11.1.1. Языки описания схем 11.1.2. Ввод схемы 11.1.3. Временные диаграммы и временные параметры 11.1.4. Анализ схемы и моделирование 11.1.5. Разработка печатной платы 11.2. Проектирование, предусматривающее тестируемость 11.2.1. Тестирование 11.2.2. Тестер с игольчатыми контактами и внутрисхемное тестирование 11.2.3. Методы сканирования 11.3. Оценка надежности цифровой системы 11.3.1. Интенсивность отказов 11.3.2. Надежность и среднее время между отказами 11.3.3. Надежность системы 11.4. Длинные линии, отражения и согласованная нагрузка 11.4.1. Основы теории длинных линий 11.4.2. Передача логических сигналов подлинным линиям 11.4.3. Согласованные нагрузки на концах линий передачи логических сигналов Обзор литературы Предметный указатель
